冒泡排序法设计Verilog代码VIVADO仿真

名称：冒泡排序法设计Verilog代码VIVADO仿真

软件：VIVADO

语言：Verilog

代码功能：

冒泡排序法设计

使用冒泡排序法给输入的8个数据排序

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1.工程文件

2.程序文件

3.程序编译

4.Testbench

5.仿真图

上图中，输入数字顺序为9-3-8-5-7-2-4-6，排序后输出为2-3-4-5-6-7-8-9

上图中，输入数字顺序为8-5-6-7-6-3-2-1，排序后输出为1-2-3-5-6-6-7-8

部分代码展示:

module?Bubble_Sort?#(parameter?N=8,word_size=4)
(
output?[word_size-1?:0]?A1,A2,A3,A4,A5,A6,A7,A8,
output?Ready,
input?[word_size-1?:0]?A1_in,A2_in,A3_in,A4_in,A5_in,A6_in,A7_in,A8_in,
input?En,Ld,clk,rst
);
Controller?M0(
Ready,load,set_i,incr_i,set_j,
decr_j,swap,En,Ld,gt,i_lte_N,
j_gte_i,clk,rst
);
Datapath?M1(
A1,A2,A3,A4,A5,A6,A7,A8,gt,i_lte_N,j_gte_i,
A1_in,A2_in,A3_in,A4_in,A5_in,A6_in,A7_in,A8_in,
load,set_i,incr_i,set_j,decr_j,swap,clk,rst
);
endmodule

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=961