基于FPGA的输入数码管显示设计Verilog代码ISE basys2开发板

名称：基于FPGA的输入数码管显示设计Verilog代码ISE? basys2开发板

软件：ISE

语言：Verilog

代码功能：单个数码管显示十六个数

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在?basys2开发板验证，?basys2开发板如下，其他开发板可以修改管脚适配：

设计文档：

数码管显示仿真

顶层接口

1.程序运行

2.仿真

部分代码展示:

`timescale?1ns?/?1ps
////////////////////////////////////////////////////////////////////////////////
//?Company:?
//?Engineer:
//
//?Create?Date:???17:24:22?05/24/2016
//?Design?Name:???top
//?Module?Name:???E:/my_learn/Fre_detect_ISE/Fre_detect/Fre_detect_tb.v
//?Project?Name:??Fre_detect
//?Target?Device:??
//?Tool?versions:??
//?Description:?
//
//?Verilog?Test?Fixture?created?by?ISE?for?module:?top
//
//?Dependencies:
//?
//?Revision:
//?Revision?0.01?-?File?Created
//?Additional?Comments:
//?
////////////////////////////////////////////////////////////////////////////////
module?Fre_detect_tb;
//?Inputs
reg?clk;
reg?[3:0]?signal_in;
//?Outputs
wire??led_bit;
wire?[7:0]?dataout;
//?Instantiate?the?Unit?Under?Test?(UUT)
top?uut?(
.clk(clk),?
.signal_in(signal_in),?
.led_bit(led_bit),?
.dataout(dataout)
);
initial?begin
//?Initialize?Inputs
clk?=?0;
signal_in?=?'d0;
//?Wait?100?ns?for?global?reset?to?finish
#100;
??????signal_in?=4'b0010;??
//?Add?stimulus?here
#500;
??????signal_in?=4'b0110;?
#500;
??????signal_in?=4'b1010;?
end

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=818