4位乘法器和模式可控移位寄存器设计Verilog代码Quartus仿真

名称：4位乘法器和模式可控移位寄存器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

1.根据下列RTL图给出 verilog HDI语言描述,其中"”表示相乘的逻辑操作。

2.请用casc多分支条件语句设计一个模式可控的移位寄存器,假设时钟信号是CLK,模式控制信号是MD(MD=1时实现带进位循环左移,移空位用1补齐;MD=2时实现自循环右移;MD=3时实现待加载的5位二进制移位数据D的加载:其它情况下移位寄存器保持原值不变),移位数据输出为Q。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

乘法器

工程文件

程序文件

程序编译

RTL图

仿真图

移位寄存器

工程文件

程序文件

程序编译

RTL图

仿真图

部分代码展示:

//4位乘法器
module?mult4bit(
input?[3:0]?IN1,
input?[3:0]?IN2,
input?CLK,
output?reg?[7:0]?OUT
);
reg?[3:0]?IN1_buf;
reg?[3:0]?IN2_buf;
always@(posedge?CLK)
begin
IN1_buf<=IN1;//触发器
end
always@(posedge?CLK)
begin
IN2_buf<=IN2;//触发器
end

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