每日一练7.6#基于FPGA的DDR3/4_IP核的应用

tian2659

  为鼓励大家动手动脑，早日成为技术大牛。电路城论坛现在推出#每日一练#栏目，由版块版主出题及提供答案，内容涉及电源，射频，单片机等各种技术话题。我们会在周一至周五的早上10：30更新问题和前天问题的解题思路及答案。欢迎大家参与。

本期内容来源于：        Casper.T，电子与通信工程专业，在读硕士，对模拟通信，智能电子设计以及FPGA图像处理和加速器有丰富的设计经验。现主要从事电子信息技术运营方面的工作。 对于熟悉Intel FPGA的老（gong）司(cheng)机(shi)来说，外部存储器的控制早已是轻车熟路，但是对于新手，DDR3/DDR4 的IP核使用也许并没有那么简单，不过没关系，下面我们就借助参考资料《pg150-ultrascale-memory-ip》，以该手册的脉络为主线，对DDR3/4控制器进行探讨。 1.IP核结构 根据官方提供的资料，IP核主要划分为三个部分，分别是用户接口，内存控制器以及物理层接口。对于用户来说，我们需要研究清楚的是用户接口部分内容，其余两部分只需了解即可，这里就不展开论述。 读写效率 X8是表示，该内存颗粒的数据总线为8bit。常见的还有x4/x16。 2.读写时序userinterface操作 整个DDR的IP核应用，主要都是围绕这以下几个路径进行，开发者直接打交道的是IP_core的userinterface。其他物理底层的内容，由IP自行完成。主要指令路径包括：Command Path、write_Path、read_Path以及维护指令（Maintenance Commands）。 Command Path 顾名思义，就是读写操作指令写入的路径。当app_rdy与app_en都有效的时候，新的指令才能写入命令FIFO里，并被执行。 Write Path 数据内容写入IP核的路径。 从上述的时序图看来，与写入路径相关的信号有app_adf_data、app_wdf_wren以及app_wdf_end。虽然说，写入的数据路径与指令路径可以不对齐，但实际应用过程中，建议还是对齐操作，要不然容易出问题（后续调试测试的内容有提到）。 pp_wdf_end为高，表示该数据这次写入请求的最后一个数。以上图为例，4：1mode是指用户接口时钟与物理层驱动DDR的时钟之比为1：4。比如用户接口的数据总线为64bit，物理层驱动DDR芯片位宽为8bit ,BL=8, 在4：1mode下,那么正好一个用户clk可以执行完一次突发传输（DDR是在时钟上升沿和下降沿都传输数据）。所以在执行传输的过程中，app_wdf_end为高。 Read Path 数据从IP核中读出来的路径。 Maintenance Commands(维护指令) 这里可以解析为什么读写效率不能够达到百分百，由于ddr需要刷新等导致。其中启动刷新有两种模式，一种是自动刷新，即IP核自己产生满足时序的刷新请求，另外一种是通过选中“启用用户刷新和ZQCS输入”选项来启用用户模式。在此模式下，当init_calib_complete有效之后，由用户负责发出Refresh和ZQCS命令以满足DRAM组件规范所要求的速率。ZQCS是用于ZQ 校准，这个与ODT相关。 问： ODT（On-Die Termination），是从DDR2 SDRAM时代开始新增的功能。其允许用户通过读写MR1寄存器，来控制DDR3 SDRAM中内部的终端电阻的连接或者断开。那为什么要用ODT呢，把你的答案写出来吧，如果能给出二次封装与测试的结果当然更好哦？ 答： 游客，如果您要查看本帖隐藏内容请回复 答案汇总：https://www.cirmall.com/bbs/thread-161132-1-1.html 参与讨论，即可快速获取以下几本电源书籍（电子版） 想成为论坛版主？想在#每日一练#展现你的技术才华？请联系工程师小助手Q：2740521371或邮箱：yanfen.mo@supplyframe.cncaihong.xiao@supplyframe.cn

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