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VHDL中的条件信号赋值

#开发软件 #开发软件 3218 人阅读 | 1 人回复 | 2007-11-06

VHDL中有一个语句叫做条件信号赋值,英文叫conditional signal assignment, 是一个并行赋值语句。如果用的好的话可以使得代码显得更加简练。下面举一个例子来说其用法。例如下面的语句:

????????????????????? Q
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沙发

qlj562

发表于 2007-11-13 17:30:02 | 只看该作者

RE:VHDL中的条件信号赋值

fdadfhdfhjjh
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