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EDK IP核增量编译设置问题？

FPGA/DSP FPGA/DSP 2881 人阅读 | 0 人回复 | 2011-03-06

最近，在EDK嵌入式设计的时候，设计的IP核顶层的一小点改动，重新综合实现需要半个小时，挺费时间的，Xilinx公司网站上有相关资料讲在ISE中分区设计或者smartguide编译，可以解决这样的问题，但是在EDK中如何设置呢？
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