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自动生成CRC功能的Verilog源码

FPGA/DSP FPGA/DSP 2606 人阅读 | 0 人回复 | 2021-11-23

自己在做PHY接口的设计时，FCS（Frame Check Sequence）模块需要一个8-bit输入的CRC校验，努力google,终于找到一个现成的。Perl脚本，自动生成源码，可调整输入位宽，多项式系数。很方便，如果你恰好需要

eetop.cn_Perl_for_CRC.rar

87.62 KB, 下载次数: 10
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