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读取数据并显示的问题

FPGA/DSP FPGA/DSP 2780 人阅读 | 0 人回复 | 2022-10-08

我仿照夏宇闻老师书上的例子写了一个读取文件数据并显示的testbench文件
代码如下:
  1. `timescale 1 ns/ 1 ps
  2. module LAMP_vlg_tst();
  3. // constants                                          
  4. // general purpose registers
  5. reg eachvec;
  6. // test vector input registers
  7. reg clk;
  8. reg rst_n;
  9. // wires                                               
  10. wire led;

  11. // assign statements (if any)                          
  12. LAMP i1 (
  13. // port map - connection between master ports and signals/registers   
  14.         .clk(clk),
  15.         .led(led),
  16.         .rst_n(rst_n)
  17. );



  18. reg [7:0] memory [15:0];


  19. parameter index=0;


  20. initial begin

  21. $readmemh("memory.list", memory);
  22. end
  23. reg [3:0] scan;
  24. initial begin:qushu
  25. if(index>0)
  26.        
  27.        
  28.        
  29.         for(scan=0;scan<index;scan=scan+1)
  30.                
  31.                        
  32.                         if(memory[scan]>0)
  33.                                 begin
  34.                                         $display("%d",memory[scan]);
  35.                                         memory[scan]=0;
  36.                                 end
  37.                
  38.                
  39.        
  40. else
  41.        
  42.         $display("error--indexiszero");
  43.        
  44. end
  45. endmodule

复制代码
memory.list文件里有三个数1 2 3。如果index大于0,比如三,运行结果如下:



如果index=0,运行结果什么也打印不出来

按道理来讲,应该打印error--indexiszero。
请高手指教,谢谢!


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