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FPGA altera 时钟约束资料

FPGA/DSP FPGA/DSP 1959 人阅读 | 1 人回复 | 2017-07-19


在设计以太网中继器时，因为没有配置时钟约束，导致中继器工作不正常。

后面根据手册配置时钟约束解决了此问题。

Quartus II TimeQuest时序分析器说明书.pdf (397.14 KB, 下载次数: 17)

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沙发

expertss

发表于 2017-7-20 14:48:37 | 只看该作者

挺好的资料
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