芯耀
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本文精华看点：
- 8/10 层板叠层方案与阻抗控制布局布线
- 实战技巧与时序要求
- 常见设计陷阱与避坑指南
一、RK3588 DDR 控制器简介
RK3588 DDR 控制器支持 LPDDR4/LPDDR4X/LPDDR5 标准，特点包括：
数据信号管脚分布（图1）：展示了 CH0 通道 16 位数据信号 (DQ0~DQ15)、掩码信号 (DM0~DM1) 和数据选通信号 (DQS0~DQS1) 的管脚排列。
图 1 RK3588 DDR 部分数据信号管脚
地址控制信号管脚（图2）：包含地址线 (A0~A6)、时钟 (CLK/CLKN)、片选 (CS)、复位 (RESET) 等控制信号。
图 2 RK3588 DDR 部分地址?控制信号管脚
电源信号管脚（图3）：不同类型 DDR 需要的电源轨，如 VDDQ、VDD2、VDD1_1V8 等。
图3 RK3588 DDR 部分电源管脚
二、电源设计与上电时序
1. 电源电压要求
RK3588 DDR PHY 供电（表1）：
- VDDQ：LPDDR4/4X 为 0.6V，LPDDR5 为 0.5VVDD2：LPDDR4/4X 为 1.1V，LPDDR5 可在 0.9V/1.05V 间切换VDD1_1V8：固定 1.8V
表1 RK3588 DDR PHY 供电电源
DDR 颗粒供电（表2）：
-
- VDDQ：LPDDR4 为 1.1V，LPDDR4X 为 0.6V，LPDDR5 为 0.5VVDD2：LPDDR4/4X 为 1.1V，LPDDR5 为 1.05V (可低至 0.9V)
表2 LPDDR4/4x/LPDDR5 供电电源
2. PMIC 配置方案
双 PMIC 方案（RK806-2）：
图4 RK806-2 BUCK9 FB 参数调整
- VDD2 调整电路（图 5）：同样通过 FB9 设置，LPDDR4/4X 为 1.1V，LPDDR5 为 1.05V
图5 RK806-2 BUCK9 FB 参数调整
单 PMIC 方案（RK806-1）：
- VDDQ 调整（图6）
图6 RK806-1 BUCK9 FB 参数调整
- VDD2 调整（图7）
图7 RK806-1 BUCK6 FB 参数调整
LPDDR4/LPDDR4X 兼容设计（图 8）：通过不同电阻配置选择对应电源轨。
图 8 LPDDR4/LPDDR4x 兼容设计电源选择
3. 上电时序要点
- 自刷新期间，DDR_CH_VDDQ_CKE 必须保持供电LPDDR5 支持 DVFSC 模式，高频用 1.05V，低频用 0.9VLPDDR5 引入 WCK 时钟，频率可为 CK 的 2 倍或 4 倍
三、叠层与阻抗设计
1. 8 层通孔板 (1.6mm)
叠层结构（图9）：TOP-Gnd-Signal-Power-Gnd-Signal-Gnd-Bottom
图 9 ?8层通孔1.6mm厚度推荐叠层
阻抗线宽（图10）：
- 表层 40Ω 线宽约 5.8mil内层 40Ω 线宽约 6.8mil差分 80~100Ω 对应不同线宽 / 线距
图10 ?8层通孔1.6mm厚度各阻抗线宽线距
2. 10 层 HDI 板
1 阶 HDI（图11/12）：
- 层叠：TOP-Signal/Gnd-Gnd/Power-Signal-...-Bottom阻抗控制：100Ω 差分线宽 / 线距约 3.3/4.7mil
图11 ?10层1阶HDI板叠层设计
图12 ?10层1阶HDI板阻抗设计
2 阶 HDI（图13~15）：
- 单端阻抗：45Ω 线宽约 3.1mil，50Ω 约 2.6~4.2mil差分阻抗：85~100Ω 对应不同线宽 / 线距
图13 ?10层2阶HDI板叠层设计
图14 ?10层2阶HDI板单端阻抗设计图
图15 ?10层2阶HDI板差分阻抗设计图
四、阻抗控制要求
各类信号阻抗标准：
- DQ、DM、地址控制信号：40Ω±10%（图16/17）
图16 CH0与CH1通道数据DQ、DM阻抗线
图 17 ?CH0与CH1通道地址、控制阻抗线
- CKE 信号：50Ω±10%（图 18）
图18 ?CH0与CH1通道CKE阻抗线
- DQS、CLK 差分信号：80Ω(允许 90Ω±10%)（图 19）
图19 ?CH0与CH1通道DQS与CLK差分阻抗线
五、布局布线实战指南
1. 优先使用原厂模板
瑞芯微提供经过验证的 DDR 布局模板，包含：
L1层DDR电路走线示意图 ? ? ? ? ? ???L2层DDR电路走线示意图
L3层DDR电路走线示意图 ? ? ? ??L4层DDR电路走线示意图
L5 层 DDR 电路走线示意图?? ? ? ? L6层DDR 电路走线示意图
L7层DDR 电路走线示意图 ? ? ?L8层DDR 电路走线示意图
2. 关键布线技巧
地过孔设计（图20）：
图20 ?RK3588地过孔示意图
- 严格按照模板配置 GND 过孔信号换层处需添加 GND 回流过孔（图21）
图21 ?信号换层添加地过孔示意图
- 优化过孔位置，避免信号串扰（图 22）
图 22 ?回流地过孔的位置示意图
参考平面完整性：
- 保持 GND 平面完整（图23）
图 23 ?地平面割裂补全示意图
- 蛇形走线尽量避免，必要时保持间距 > 3W（图 24）
图 24 ?蛇形走线示意图
- 考虑过孔延时影响（图25）
图25 ?过孔延迟示意图
电源过孔配置：
- VDD_DDR/VDDQ_DDR/VDD2_DDR：≥6 个 0503 过孔VDD1_1V8_DDR：≥2 个 0402 过孔电容焊盘：0603/0805 封装建议一个焊盘两个过孔
六、时序要求
等长控制：
- 同 Byte 内 DQ-DQS、DM-DQS：≤16ps地址 / 控制与 CLK：≤16ps差分对内部：≤1psDQS 与 CLK：≤40ps
LPDDR4阻抗、时序表
间距要求：
- 不同 Byte 间：≥2 倍线宽同 Byte 内 DQ-DQ：≥2 倍线宽 (建议> 3 倍)CLK 与其他信号：≥2 倍线宽
七、常见设计陷阱
DQ/CA 信号线对调：不支持，需与原厂确认ZQ/ODT 电阻配置错误：ZQ 需 240Ω±1%，ODT_CA 需 10kΩ±5%电源平面割裂：导致回流路径不完整差分线不等长：影响信号同步性忽略过孔延时：造成时序偏差
结语
RK3588 DDR 电路设计是一项系统工程，从电源设计到叠层规划，从阻抗控制到时序优化，每个环节都至关重要。建议优先采用瑞芯微原厂模板，如需自行设计，务必进行仿真验证并与 FAE 确认。
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