芯耀
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Part 01、前言
在设计高性能的差分放大电路时，我的目标是实现信号的精确、低失真放大。然而，当我们进入高速信号领域时，一个问题常常不期而至：信号过冲与振铃。最近逛论坛的时候，发现了这个有趣的问题，差分运放的同相+与反相-输入引脚之间，为什么有时候并联一个看似多余的电阻？
问题的根源是理想运放与现实的延迟！
理想运放有两个黄金法则，其中之一就是虚短一一在负反馈电路中，同相端和反相端的电压被认为严格相等V+=V-。然而，实际的运放是有延迟的。从信号进入运放输入端，到运放内部处理完毕，再到输出端产生响应，这个过程需要时间。同时，运放的开环增益也会随着频率的升高而急剧下降，并伴随着显著的相位滞后。
当频率足够高时，虚短失效了！
更糟糕的是，运放的输入引脚本身存在输入电容Cin。这个电容与反馈电阻Rf在反馈环路中形成了一个RC低通滤波器。这个滤波器会引入额外的相位滞后，对系统的相位裕度存在危害。当相位裕度过低时，系统对瞬态信号的响应就会表现为严重的过冲和振铃，甚至直接引发自激振荡。
Part 02、并联电阻的作用
在运放的V+和V-引脚之间跨接上电阻。它是如何解决上述问题的呢？
它的核心作用是提前反馈信号，抑制信号超调。我们可以将其理解为一条高速前馈路径。
当V+电压变化时，由于运放内部的延时，输入V+和V-间电压并不相等，如果输入信号突变，反馈信号而没有来得及影响输出时，那运放的输出电压就会出现超调。在运放的V+和V-引脚之间跨接上电阻，即便输出还没有来得及反应，就不需要等待运放输出，而是立刻利用这个V+和V-之间的瞬时压差，产生一个电流，直接将V+端的信号变化馈送了一部分到V-端。所以并联的电阻提前了反馈信号。从而可以抑制信号超调。这极大地减小了运放输入级看到的瞬时误差电压（Vid=V+ - V-)。由于误差信号减小了，运放的输出摆动就不会那么剧烈，从而从根本上抑制了信号的过冲。
下图是无并联电阻的运放输出端波形：输出电压尖峰大
下图是有并联电阻的运放输出端波形：输出电压尖峰小
并联电阻可以提升稳定性，抑制过冲它能有效增加系统的相位裕度，使高速放大器的瞬态响应更干净，消除振铃。而直流特性几乎不受影响，在直流或低频下，运放的高增益使得虚短非常有效，V+和V-之间的电压差，即输入失调电压 Vos极小。因此，流过Rdamp的直流电流微乎其微，对电路的直流增益和工作点影响可以忽略不计。
增加并联电阻也有缺点，没有电阻时，运放的差分输入阻抗非常高。加入了电阻后，电路的差分输入阻抗，在运放输入端看进去将主要由并联电阻的值决定，这会加重对前级信号源的负载效应，可能导致信号幅度衰减。
另外运放本身的输入失调电压Vos虽然很小，但它现在会驱动一个直流电流（I=Vos／R）流过并联电阻。这个电流会流经增益电阻和反馈电阻，在输出端产生一个额外的直流失调电压，降低了电路的直流精度。
最后电阻本身会产生热噪声，这个噪声会被放大器放大，也会恶化电路的整体噪声性能。
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