从单点突破到系统协同：硅芯如何打造“设计——制造”中枢？

当芯片制程演进的边际效益趋缓、AI 带来的算力需求持续攀升，芯片产业的焦点正从“单颗器件性能”转向“系统级协同”。珠海硅芯科技选择与一整套面向 2.5D/3D 与 Chiplet 的 EDA 工具链打通，试图在协同时代扮演“设计—制造之间的中枢”。

在10月刚结束的湾区半导体产业生态博览会（湾芯展）上，硅芯科技牵头打造了“Chiplet 与先进封装生态专区”，联合近 30 家企业，从设计、EDA 到制造、封测、应用“组局”演示，形成可视化的协同样本。在同一展区里，既能看到EDA 作为桥梁把上游设计与下游制程连起来，也能看到封装—系统联动下的验证路径。这种“小闭环”的搭建，为后续在更大范围的复制与推广提供了“样板间”。

在本次湾芯展期间，珠海硅芯科技创始人赵毅接受了与非网记者采访。

算力形态叠加的三种方案

数十年来，摩尔定律通过不断缩小晶体管尺寸，在单个芯片上集成了更多晶体管，从而带来了可预测的性能提升和成本下降。然而，进入2020年开始，这一黄金定律正面临前所未有的挑战，迫使行业寻求新的算力增长路径。面对传统路径的困境，行业将创新焦点转移到了封装层面。先进封装技术不再仅仅是保护芯片、连接引脚的“外壳”，而是成为一个能够集成和优化整个系统的三维微型系统平台。围绕“如何在封装层面继续向上叠加算力”，赵毅把主流方案概括为三类：

其一，逻辑计算芯片 + HBM。 这是当前最主流的形式，以 GPU 为代表，未来也可能是基于 RISC-V 或 x86 的 CPU，甚至是 FPGA + HBM 的组合。“逻辑 + HBM”的优势在于带宽与容量的同时提升，工程路径相对清晰。

其二，把单颗逻辑进一步 Chiplet 化。 例如把 CPU 拆成计算 Die（Compute）与 IO Die，再与 HBM 并置；或者把 CPU “一分二”“一分四”，成为并行的多逻辑裸片。拆分看似“把东西堆起来”，但实际难点在互联：接口放在哪里、走什么协议、差分链路怎么约束、时序与信号完整性如何保障，既牵动系统架构，也深度影响物理实现与布线工艺。

其三，不挂 HBM 的“多逻辑微系统”。 通过多颗逻辑器件协同构成一个“微系统”，例如把超大 FPGA 切分为多颗协作；或把 ADC + FPGA + DSP + CPU 等异构模块在同一基板/中介层上进行高密度集成与互连。这类场景对模拟/数字混合信号的建模与联调要求极高，传统“手工拼接”的方法越来越难以满足复杂度。

赵毅对与非网记者表示：“‘一分二、一分四’在图上简单，真落到工程上，多 Die 之间接口怎么放、协议怎么跑、线该怎么走，都会回到工具与方法学的问题。顶层架构、吞吐/延迟预算没做好，后面的物理实现一定会付出代价。”

硅芯的核心做法，是把顶层架构设计与分析前移：在系统级做高层建模与功能仿真，对吞吐、延迟、带宽、功耗做预估与分配，并在同一数据底座上，联通后端的布线引擎与仿真引擎，实现“边规划、边验证”。这不仅回答“拆成几颗、怎么连”，也把后续的信号/电源完整性、热分布、电迁移与可制造性纳入同一框架，减少“做完再仿”的漫长闭环。

在 HBM 方向，当前“逻辑 + HBM”的连线相对标准化，但赵毅提醒下一步会明显变难：当HBM 叠到逻辑层时，跨介质、跨工艺的 RC 参数、走线分布都不再是“直连”，需要在三维互连的环境下进行路径、寄生、耦合的综合评估。面向国产 HBM 的控制器与 PHY 适配亦非“通用协议套一套”，必须让工具把协议—物理—工艺贯穿起来；若再叠加国产中介层（interposer）/基板的约束，更需要针对性的布线算法与工艺规则管理。

在混合信号与电-光协同方向，随着“微系统”形态走向落地，EIC + PIC 的联合设计与仿真不可或缺。赵毅提到，业界已有做波导/光学建模的专业厂商（如其提到的“逍遥科技”）在对接，“没有电-光联动，工程上难以形成整体优化”。这也意味着，EDA 在 2.5D/3D 场景要承担起跨物理域的协同角色。

赵毅认为，HBM 的下一步并不只是“带宽更高”，而是把封装内的三维互连变成设计变量；当 HBM 叠到逻辑层，跨介质 RC、走线分布、同层与跨层耦合，都要在工具里被显式建模与约束。同时，国产 HBM 与逻辑的控制/PHY 适配，在工程层面会有大量接口、时序与物理实现的细节，远非“协议通了就完事”。

混合信号微系统的难度，在于模拟—数字的深度互联：当 ADC、DSP、FPGA、CPU 等模块在 interposer 上连接，传统的“纯数字 EDA”很难胜任联调；电-光（EIC + PIC）链路更是跨物理域，只有把电场、光场与几何工艺纳入统一的模型与流程，才能避免“手工拼接”的试错成本。赵毅提到，与做光学/波导仿真的专业厂商协同是当下的必要条件——没有跨域联动，很难谈整体优化。

布线算法也并非“一招鲜”。赵毅反复强调，针对不同场景（逻辑+HBM、CPU 拆分、混合信号微系统、电-光链路），对应的布线算法族并不通用。许多工程师习惯“用熟悉的工具拉通，再手修一下”，但在 2.5D/3D 的约束空间里，算法与约束如果不换代，效率与质量都会卡在天花板。

工具链的生态闭环

2.5D/3D与Chiplet架构的引入，彻底颠覆了沿用数十年的、以2D平面为核心的芯片设计方法论。这使得为单片SoC设计的传统EDA工具链在面对新范式时显得力不从心。当设计对象从单一芯片转变为一个由多个Chiplet构成的复杂三维系统时，一系列全新的、盘根错节的设计挑战浮出水面。

面对挑战，硅芯自述已形成面向 2.5D/3D 与 Chiplet 的“四段闭环”工具链：

顶层架构设计与探索。 系统级建模、接口与数据通路规划、吞吐/延迟/带宽预算，以及基于功率密度、电流密度的热热点与电迁移风险预测。

针对 2.5D/3D 的布局布线。 结合具体工艺、interposer/基板规则与封装约束，提供专用的布线算法与约束管理；在不同场景下采用不同的算法族，并非“一把尺子量到底”。

多物理场仿真与签核。 包含信号/电源完整性、热分布、跨介质 RC 提取、多 Die LVS/DRC 等。

3DIC 的 DFT/DFP。 面向 TSV、micro-bump 的缺陷机理与错误模型建模，冗余与自修复策略，以及多 Die 场景下测试/修复电路的分布与生成；据赵毅介绍，其流程遵循 IEEE 1838 等相关标准。

在效率上，硅芯强调“设计—仿真协同”的工程收益：以一个约 3 万 nets 的设计为例，传统流程往往需要近 3 个月 才能收敛一次，而在协同流里，“15 天 可以完成一次有效迭代”；对于 interposer 场景下 50–70 万 micro-bump 规模的超大连接，协同带来的收敛周期缩短会更明显。

对于产业普遍关切的翘曲与热-应力，赵毅的观点较为克制：仿真“亡羊补牢”必要，但更重要的是把问题前移——在架构阶段利用 power/current density 预测，规避潜在热热点与电迁移风险；其次在 DFT/DFP 层面引入冗余与自修复，“局部失效不至于拖垮整机”。他也强调，硅芯的定位是后端设计工具链，“并不是做所有仿真本体”，但会把关键仿真能力在流程层面深度耦合起来。

赵毅对与非网记者总结硅芯的定位：用专用的 2.5D/3D 工具链，把系统做对、做稳，并把收敛周期压下来。

总结：从器件极限到系统协同

目前，国内对先进封装协同的讨论正在升温，政策层面强调关键工艺、装备与工业软件的协同创新，希望推动核心环节的自主可控。产业侧也普遍意识到，单点设备或单线工艺的突破，难以解决 Chiplet/3DIC 落地的系统性问题；设计、EDA、制造、封测必须在同一体系中同步演进，才谈得上良率、交付与成本的平衡。

把视角从“器件极限”拉回“系统协同”，我们更容易理解 2.5D/3D 与 Chiplet 的真实难度：它不是某一环节的比拼，而是跨设计、EDA、制造、封测的系统工程。硅芯科技给出的路径，是以面向场景的专用工具链为抓手，把顶层建模、专用布线、多物理签核与 3D IC 的 DFT/DFP 串起来，再通过芯粒库与数据互认，把“小闭环”做成可复制的产业样本。

对国内而言，这也是一种务实的选择：在制程受限的现实下，封装与系统层面的协同仍有足够的施展空间。少些口号，多些工程，把“能做成”进一步变成“做得稳、做得快、做得可量产”，协同就不仅是共识，而会变成产业的日常工作法。 “我们不追求什么都自己做，先把系统做对，其余交给时间与流程。” 赵毅最后表示。