FPGA牛人的经验谈 [复制链接]

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?FPGA牛人的经验谈 [复制链接]
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这里我谈谈我的一些经验和大家分享，希望能对IC设计的新手有一
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定的帮助，能使得他们能少走一些弯路，欢迎讨论！?
我相信“如果有梦想，就会实现！”?
在IC工业中有许多不同的领域，IC设计者的特征也会有些不同。在
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A领域的一个好的IC设计者也许会花很长时间去熟悉B领域的知识
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。在我们职业生涯的开始，我们应该问我们自己一些问题，我们
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想要成为怎样的IC设计者？消费？PC外围？通信？微处理器或DSP
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？等等？?
IC设计的基本规则和流程是一样的，无论啥样的都会加到其中。
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HDL,FPGA和软件等是帮助我们理解芯片的最好工具。IC的灵魂是
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知识。因此我们遇到的第一个挑战将是获得设计的相关信息，然
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后理解信息并应用它。?
但是有些信息不是免费的，我们需要加入一些协会或从如IEEE/ISO
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等那些组织购买一些文档。设计者应该有很强的背景知识来很快
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的理解他们，甚至能改进存在的标准或。一个好的设计者应该应
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该有足够的设计技能和工具应用知识并且不断的积累他们。?
例如：8口以太网转换HUB控制器?
需要知识：IEEE802.3标准，包括10MHZ以太网和100MHZ快速以
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太网。?
相关领域：异步传输模式（ATM），IEEE802.11无限局域网，
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IEEE1394,USB等。?
HDL，计算机仿真和只能解决ASIC设计流程的数字部分。如果在IC
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中有任何模拟部分，他将依赖模拟设计者或从另外的厂家购买。
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甚至一些纯数字部分也能从另外一些厂家购买以加速上市时间。
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那些不是被我们设计的部分称为IP，包括HDL代码，网表，硬核。
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对于我们设计的技术取决于硬核。一些IP是非常贵的，如在
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USB2.0中的 PHY。一些小的公司没有足够的人力和软件资源来完
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成有些工作，甚至他们不能在缺货期预定足够的晶原，因此涉及
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服务公司取代了他们的工作。但并不是每个IP都满足我们的需要，
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有时我们需要在购买后作一些修改。我们要在设计前决定所要用
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到的IPs。?
在设计开始，设计者必须理解所有相关的标准、规范和算法。但
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是有许多方法来应用这些规范和算法。最好的结构是快速和最小
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芯片尺寸的结合。不幸的是，快速的需求常常和最小芯片尺寸的
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需求是对立的。因此，在HDL编码工作前规划一个最优的结构也是
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一个重要的问题。?
例如：1：除法器?
除数被固定。最快的方法是查表，但是这个方法需要大的内存。
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我们可以可以从被除数中不断的减去除数直到新的被除数比除数
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小。它会花更多的时间但用最少的硬件。还有许多的方法来构建
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除法器，每种方法都有他自己的优点和缺点。?
2：图像处理的动态评估器?
从前一个图片中发现最相似的8×8模块，在整个电影剪辑中。最基
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本的有全搜索和三步搜索的方法。许多的论文已经讨论过优化硬
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件复杂度和速度的结构，这里我不再祥解释。?
一个好的设计者应该要被实际经验培训和不断的。我们要在每个
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设计工作中非常小心和耐心。因为一个NRE将会消耗大量的金钱和
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数周的时间，如果他不小心犯错，设计者将会对金钱和计划失败
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负责。经验和小心也许是来完成一个成功的设计项目最好的方法
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。?
以下条款是一些对一个稳步的和成功的设计的建议：（可能有些
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朋友也指出了其中的部分，我这里只作简要说明，可能稍有不同
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）?
命名风格：?
1不要用关键字做信号名；?
2不要在中用VERILOG关键字做信号名；?
3命名信号用含义；?
4命名I/O口用尽量短的名字；?
5不要把信号用高和低的情况混合命名；?
6信号的第一个字母必须是A-Z是一个规则；?
7使模块名、实例名和文件名相同；?
编码风格：记住，一个好的代码是其他人可以很容易阅读和理解
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的。?
1尽可能多的增加说明语句；?
2在一个设计中固定编码格式和统一所有的模块，根从项目领导者
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定义的格式；?
3把全部设计分成适合数量的不同的模块或实体；?
4在一个always/process中的所有信号必须相关；?
5不要用关键字或一些经常被用来安全综合的语法；?
6不要用复杂逻辑；?
7在一个if语句中的所有条件必须相关；?
设计风格?
1强烈建议用同步设计；?
2在设计时总是记住时序问题；?
3在一个设计开始就要考虑到地电平或高电平复位、同步或异步复
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位、上升沿或下降沿触发等问题，在所有模块中都要遵守它；?
4在不同的情况下用if和case；?
5在锁存一个信号或总线时要小心；?
6确信所有寄存器的输出信号能够被复位/置位；?
7永远不要再写入之前读取任何内部存储器（如SRAM）?
8从一个时钟到另一个不同的时钟传输数据时用数据缓冲，他工作
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像一个双时钟FIFO；?
9在VHDL中二维数组可以使用，它是非常有用的。在VERILOG中他
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仅仅可以使用在测试模块中，不能被综合；?
10遵守register-in register-out规则；?
11像synopsys的DC的综合工具是非常稳定的，任何bugs都不会从
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综合工具中产生；?
12确保FPGA版本与ASIC的版本尽可能的相似，特别是SRAM类型
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，若版本一致是最理想的；?
13在嵌入式存储器中使用BIST；?
14虚单元和一些修正电路是必需的；?
15一些简单的测试电路也是需要的，经常在一个芯片中有许多测
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试模块；?
16除非低功耗不要用门控时钟；?
17不要依靠脚本来保证设计。但是在脚本中的一些好的约束能够
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起到更好的性能（例如前向加法器）；?
18如果时间充裕，通过时钟做一个多锁存器来取代用MUX；?
19不要用内部tri-state, ASIC需要总线保持器来处理内部tri-state；?
20在top level中作pad insertion；?
21选择pad时要小心（如上拉能力，施密特触发器，5伏耐压等）
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；?
22小心由时钟偏差引起的问题；?
23不要试着产生半周期信号；?
24如果有很多函数要修正，请一个一个地作，修正一个函数检查
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一个函数；?
25在一个计算等式中排列每个信号的位数是一个好习惯，即使综
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合工具能做；?
26不要使用HDL提供的除法器；?
27削减不必要的时钟。它会在设计和布局中引起很多麻烦，大多
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数FPGA有1－4个专门的时钟通道；?
以上是大家在设计中最好遵守的要点，它可以使你的设计更好。 ? ?
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约瑟叔叔

讲的还不错，凑合吧。