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直接产生verilog的testbench的python脚本

FPGA/DSP FPGA/DSP 1503 人阅读 | 0 人回复 | 2021-11-18

看得有人贴的直接生成testbench的perl脚本,
也贴一个python脚本, 用法同perl脚本。
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该脚本适用于对verliog代码,直接生成testbench.
使用:在python编译环境中输入python vTbgenerator.py ModuleFileName.v


注意: ModuleFileName.v被替换成你所需要的例化文件,另外要将vTbgenerator.py ModuleFileName.v放在同一个文件夹中,这样就可以生成ModuleFileName.v的测试文件了。

eetop.cn_vTbgenerator.zip

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