verilog中的缩位运算符|是不是很占逻辑资源？

小马哈

如题，有个工程，
定义了如下变量：
reg [47:0]   index;
然后代码里面有如下比较判断

if(|index) begin
...
end


这种情况下，编译结果是LE使用了4648，
而将判断条件里面的内容稍微改动一下，如下：

if(index>0) begin
...
end

编译结果居然只需要使用LE：4527，差值达到了

4648-4527=121个，很吓人啊。

请各位大虾科普一下这个问题，谢谢！