芯片中后端设计中的各个环节和用到的各种文件及其作用

设计阶段	库文件	输入文件	输入文件作用	输出文件	输出文件作用
综合	technology .lef	Register transfer level??netlist	即寄存器传输级网表（rtl），是前端工程师交付给中后端的设计输入文件，在这个级别描述电路，涉及的基本元素通常是寄存器和组合逻辑。	design_synthesis.v	RTL经过翻译、逻辑优化、工艺映射和后优化（post ? optimization）等阶段生成的门级网表。
Standard.lef、I/O.lef、Ram.lef	design.sdc	SDC全称Synopsys ? design constraints。SDC是设计中至关重要的一个文件。它对电路的时序，面积，功耗进行约束，它是设计的命脉，决定了芯片是否满足设计要求的规范。	design_synthesis.def	如果综合是物理综合（就是在综合阶段读入了Floorplan.def），综合结束后会吐出一个def文件，也是记录Floorplan信息。
Standard.lib、I/O.lib、Ram.lib	Floorplan.def	Def ?全称Design Exchange Format，用于电路物理信息交互，是将数字实现前后端连接起来的桥梁。Floorplan.def是记录当前设计的die形状大小、design中各种macro的物理位置、IO port的物理位置以及power & ground grid（电源网格）信息的文件，用于物理综合。	Lec.do	使用综合工具生成的供形式验证工具使用的脚本。
Cap_table			design_synthesis.svf	是Synopsys公司的综合工具（Design ? Compiler）记录对网表的优化动作，供Synopsys公司形式验证工具（formality）使用；有利于formal，但做formal不是一定需要svf文件。
Qrc tech file			formal.do	使用Synopsys公司的综合工具（Design ? Compiler）生成的供Synopsys公司形式验证工具（formality）使用的脚本。
Tluplus file
milkyway
DFT	Standard.v、I/O.v、Ram.v	design_synthesis.v	综合后的门级网表，用以插入scan chain等，得到插入dft的网表	scan.def	Scan Def?用于记录Scan ? chain?的信息，以在不同的工具中传递。
I/O.ctl、Ram.ctl			Test pattern	即测试向量，测试向量按顺序地加载到器件的输入引脚上，输出的信号被收集并与预算好的输出向量相比较从而判断测试的结果。
TCDs	Tessent核心描述文件，是MBIST工具Tesset读取的库文件格式		design_dft_inserted.v	插入scan chain等后的门级网表
			design_dft_inserted.ctl	模块的ctl文件，供层次化设计中的上层模块使用来插入scan ? chain
布局布线	tech.lef	design_dft_inserted.v	布局布线的输入网表文件	design_postroute.v	布局布线完成后吐出的网表文件。
Standard.lef、I/O.lef、Ram.lef	design.sdc	同上	design_postroute.def	布局布线完成后吐出的def文件。
Standard.lib、I/O.lib、Ram.lib	Floorplan.def	Floorplan.def是记录当前设计的die形状大小、design中各种macro的物理位置、IO port的物理位置以及power & ground ? grid（电源网格）信息的文件。	spef	布局布线工具也可吐出spef文件。
Cap_table	scan.def	scan.def?是供布局布线工具读入scan ? chain信息，从而实现扫描链重组。在布局完成后，Scan Cell大部分是按照连接的顺序随机的乱放的。这样其实会极大地占用绕线资源。因此，在后续步骤开始之前，我们希望对扫描链的连线进行处理，在不影响逻辑功能的前提下，重新进行连接，从而减少走线长度。那这个重组的过程，我们就称之为扫描链重组（Scan ? Chain Reorder）。	Lec.do	布局布线工具写出的脚本，供形式验证工具使用。
Qrc tech file	CTS.spec	1.定义长树使用的library ? cell list；2.定义CTS Exceptions（时钟例外）；3.定义Skew group；4.定义target Skew、max ? target transition等约束。5.使用的时钟绕线规则等约束；
Ndr.lef
Ndm
寄生参数提取	Cap_table	design_postroute.def	描述了标准单元和net shape在布局布线后的连接关系和位置关系。	design_postroute .spef	Spef是Standard Parasitic Extraction Format的缩写，用于描述芯片在布局布线之后实际电路中的? ?RLC?的值。由于芯片的?current loops非常窄也比较短，所以一般不考虑芯片的电感，所以通常SPEF中包含的寄生参数为RC值。
Qrc tech file
Standard.lef、I/O.lef、Ram.lef
Layer.map
ict file
itf
tluplus
nxtgrd
静态时序分析	Standard.lib、I/O.lib、Ram.lib	design_postroute.v	布局布线完成后吐出的网表文件。	timing report	建立时间和保持时间等报告。
	design.sdc	SDC全称Synopsys ? design constraints。SDC是一个设计中至关重要的一个文件。它对电路的时序，面积，功耗进行约束，它是设计的命脉，决定了芯片是否满足设计要求的规范。	design_postroute.sdf
	design_postroute .spef	SPEF是Standard Parasitic Extraction Format的缩写，用于描述芯片在布局布线之后实际电路中的? ?RLC?的值。由于芯片的?current loops非常窄也比较短，所以一般不考虑芯片的电感，所以通常SPEF中包含的寄生参数为RC值。
功耗分析	Standard.lef、I/O.lef、Ram.lef	design_postroute.v	布局布线完成后吐出的网表文件	Power report	包括静态功耗和动态功耗。
Standard.lib、I/O.lib、Ram.lib	design_postroute.def	布局布线完成后吐出的def文件。	IR drop report	包括静态电压降和动态电压降。
pgv	design.sdc	design constraints。SDC是一个设计中至关重要的一个文件。它对电路的时序，面积，功耗进行约束，它是设计的命脉，决定了芯片是否满足设计要求的规范。	EM report	电迁移报告。
ircx	Spef	Spef是Standard Parasitic Extraction Format的缩写，用于描述芯片在布局布线之后实际电路中的? ?RLC?的值。由于芯片的?current loops非常窄也比较短，所以一般不考虑芯片的电感，所以通常SPEF中包含的寄生参数为RC值。	ESD report	ESD分析时会读入ESD ? rule，根据ESD rule生成违例报告。
	Vcd/fsdb/SAIF等	一般用于仿真后记录波形的文件，分析动态功耗时使用。
Apl
形式验证	Standard.lib、I/O.lib、Ram.lib	Register transfer level??netlist、design_synthesis.v、design_postroute.v	前端输出的RTL、逻辑综合后的网表、布局布线后的网表	Formal report	形式验证的报告。
	design _synthesis.svf	Design Compiler综合时，svf提供了rtl到综合后网表的一些guide，比如change name、constant reg等，读svf文件有利于形式验证快速完成。
Low power	逻辑综合所需库文件	逻辑综合所需输入件		逻辑综合输出件
	Upf/cpf	低功耗实现的约束文件。	design_synthesis.upf
	Pg.sdc	PG ? sdc是在normal sdc基础上，对由于low power引入的一些控制信号的sdc约束。
物理验证	Standard.gds、I/O.gds、Ram.gds	design_postroute.v	布局布线后吐出的门级网表	DRC report	DRC报告
Standard.spice、I/O.spice、Ram.spice	design_postroute.def	布局布线后吐出的def文件	LVS report	LVS报告
Standard.cdl、I/O.cdl、Ram.cdl	DRC rule dec	DRC rule文件

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