3-8译码器设计VHDL代码ISE仿真

名称：3-8译码器设计VHDL代码ISE仿真

软件：ISE

语言：VHDL

代码功能：

3-8译码器设计

实验目的

1、熟悉ISE软件的使用

2、掌握FPGA设计的全过程。

3、熟练掌握I语句的描述方法

4、掌握组合逻辑电路的设计方法

5、并实现一个3-8译码器

6、掌握ISE软件中仿真测试文件编写及功能时序仿真操作流程。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1.?工程文件

2.?程序文件

3.?程序编译

4.?RTL图

5.?Testbench

6.?仿真图

部分代码展示:

LIBRARY?ieee;
???USE?ieee.std_logic_1164.all;
ENTITY?decoder_38?IS
???PORT?(
??????STA??:?IN?STD_LOGIC;
??????STB??:?IN?STD_LOGIC;
??????STC??:?IN?STD_LOGIC;
??????A????:?IN?STD_LOGIC_VECTOR(2?DOWNTO?0);
??????Y????:?OUT?STD_LOGIC_VECTOR(7?DOWNTO?0)
???);
END?decoder_38;
ARCHITECTURE?trans?OF?decoder_38?IS
BEGIN
???
???PROCESS?(STA,?STB,?STC,?A)
???BEGIN
??????IF?(STA?=?'0')?THEN
?????????Y?<=?"11111111";
??????ELSIF?(STB?=?'1')?THEN
?????????Y?<=?"11111111";
??????ELSIF?(STC?=?'1')?THEN
?????????Y?<=?"11111111";
??????ELSE
?????????CASE?A?IS
????????????WHEN?"000"?=>
???????????????Y?<=?"11111110";
????????????WHEN?"001"?=>
???????????????Y?<=?"11111101";
????????????WHEN?"010"?=>
???????????????Y?<=?"11111011";
????????????WHEN?"011"?=>
???????????????Y?<=?"11110111";
????????????WHEN?"100"?=>
???????????????Y?<=?"11101111";
????????????WHEN?"101"?=>
???????????????Y?<=?"11011111";
????????????WHEN?"110"?=>
???????????????Y?<=?"10111111";
????????????WHEN?"111"?=>
???????????????Y?<=?"01111111";
WHEN?others?=>
Y?<=?"11111111";

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